FPGA入門：數碼管靜態顯示原理與實現
一、 數碼管簡介
數碼管是一種常見的顯示器件，廣泛應用于數字時鐘、儀器儀表等設備中。它由多個發光二極管（LED）組成，通過點亮特定的LED段來顯示數字（0-9）或部分字母（A-F）。最常見的類型是七段數碼管，其包含a、b、c、d、e、f、g七個發光段以及一個小數點dp段，共8個控制引腳。
二、 靜態顯示原理
靜態顯示是指每個數碼管的每一個段碼都由一個獨立的I/O端口（或譯碼器輸出）進行驅動。當一個數碼管需要穩定地顯示一個數字時，FPGA需要持續地向其對應的段碼引腳輸出固定的高電平或低電平（取決于數碼管是共陽極還是共陰極），以維持其點亮狀態，直到需要改變顯示內容為止。
對于單個數碼管，靜態顯示的實現非常簡單直接，無需復雜的動態掃描邏輯。其核心步驟是：
- 確定數碼管類型：共陽極數碼管的公共端接高電平，段碼端輸入低電平來點亮對應的段；共陰極數碼管的公共端接低電平，段碼端輸入高電平來點亮。
- 創建段碼表（真值表）：根據要顯示的數字（0-9），確定需要點亮的段（a-g, dp），并將其編碼成FPGA I/O口能夠輸出的二進制值。例如，對于一個共陰極數碼管，要顯示數字“0”，則需要點亮a, b, c, d, e, f段（g段和dp段熄滅），對應的8位二進制碼可能是
8'b0011_1111（假設a段對應最低位）。 - FPGA引腳分配與編碼：在FPGA開發環境中，將設計好的段碼輸出信號分配到實際的硬件引腳上，這些引腳通過限流電阻連接到數碼管的段碼引腳。
三、 FPGA實現步驟（以Verilog HDL為例）
假設我們的目標是在一個共陰極數碼管上靜態顯示數字“5”。
1. 模塊定義：
`verilog
module seg_static(
input wire clk, // 系統時鐘（雖然靜態顯示不一定需要時鐘，但通常引入以便于擴展）
output reg [7:0] seg // 數碼管段碼輸出，[7:0]分別對應 dp, g, f, e, d, c, b, a
);
`
2. 段碼編碼：
我們需要一個查找表（LUT），將數字值映射到對應的段碼。這里我們直接輸出固定數字“5”的編碼。對于共陰極數碼管，顯示“5”需要點亮a, f, g, c, d段。假設我們的位序是 seg[0]=a, seg[1]=b, ..., seg[6]=g, seg[7]=dp，那么“5”的段碼為 8'b0110_1101（其中1表示點亮，0表示熄滅）。
3. 邏輯實現：
`verilog
// 將數字“5”的段碼常量賦值給輸出端口
always @(posedge clk) begin
seg <= 8'b01101101; // 這是數字5的段碼，具體編碼需根據硬件連接順序調整
end
`
實際上，對于純粹的靜態顯示，甚至可以不使用時鐘，直接使用連續賦值語句：assign seg = 8'b0110</em>1101;。使用時鐘觸發器（always @(posedge clk)）是為了代碼風格的一致性和未來擴展為動態顯示或顯示內容可變時更容易修改。
4. 引腳約束：
在FPGA廠商的約束文件（如Xilinx的XDC文件或Intel的QSF文件）中，將 seg[7:0] 信號映射到實際連接數碼管段的FPGA引腳上。
四、 擴展與注意事項
- 多位數碼管靜態顯示：如果系統中有多個數碼管需要顯示不同內容，采用靜態顯示意味著每個數碼管的每個段都需要一個獨立的I/O引腳，這會導致I/O資源消耗巨大。例如，4個8段數碼管需要4*8=32個I/O。因此，靜態顯示通常只用于單個或極少數碼管的場合。
- 限流電阻：為了防止過電流損壞LED段，必須在FPGA引腳和數碼管段碼引腳之間串聯限流電阻（通常為100Ω至1kΩ）。
- 亮度與功耗：靜態顯示時，點亮的LED段持續導通，亮度穩定，但相比動態掃描方式，其功耗可能更高（尤其是多位數碼管時）。
- 從靜態到動態：當需要驅動多位數碼管時，更常用的方法是動態掃描顯示。它利用人眼的視覺暫留效應，通過快速輪流點亮各個數碼管，并同步改變段碼數據，從而用較少的I/O引腳（n個公共端+8個段碼端）實現n位數碼管的顯示。靜態顯示是理解這一更復雜技術的重要基礎。
五、
數碼管靜態顯示是FPGA入門學習中的一個經典實踐項目。它幫助初學者理解數字系統的基本輸出控制、二進制編碼、硬件描述語言對硬件行為的建模，以及FPGA引腳分配的全流程。通過成功點亮一個數碼管并顯示指定數字，可以建立起操作FPGA外部設備的信心，為后續學習更復雜的接口和時序邏輯設計打下堅實基礎。
動手建議：在完成單個數碼管靜態顯示后，可以嘗試修改代碼，通過撥碼開關或按鍵輸入來改變顯示的數字，實現一個簡單的可控顯示，這將涉及組合邏輯和輸入接口的學習。
